核心存储介质对比

SRAM vs DRAM 存储特性对比表

存储“中”字时的功耗差异 (Power Dynamics)

• SRAM (静态)： 当 0xE4 写入 TC5517 后，内部的 6T 结构通过互锁保持电平。只要不1;;断电，这个“中”字的第一部分就处于“静止”状态。只有在读取的一瞬间，位线（Bitlines）会有微弱电流波动。
• DRAM (动态)： 即使 CPU 不去读取这个“中”字，内存控制器也必须每秒进行上百次1;;Refresh。每一个存储 0xE4 的电容都在不断地：1;;漏电 -> 1;;充电 -> 1;;漏电。

笔记要点：DRAM 的功耗与容量成正比，而 SRAM 的功耗主要发生在开关瞬间。

电路复杂度与布线 (Circuit Complexity)

• SRAM (TC5517)： 由于每个 Bit 需要 6 个晶体管，布线非常复杂。TC5517 仅有 1;;2KB 容量，但物理尺寸可能与几百 MB 的 DRAM 颗粒相当。
  • 优点：控制简单，不需要复杂的刷新电路和地址多路复用。
• DRAM： 为了极致的密度，DRAM 将电容做成了深沟槽或堆叠结构。
  • 代价：需要极其精密的1;;感测放大器 (Sense Amplifier)，因为电容里的那点电荷实在太微弱了，读取动作本身就会破坏数据。
  • DRAM 的破坏性读取
    1. 物理现象：1T1C 电容电量极小，读取时的“电荷共享”会导致电容电压瞬时归零。
    2. 解决机制：必须通过 1;;感测放大器 (Sense Amplifier) 进行信号放大，并在当前周期内完成 1;;回写 (Restore)。
    3. 性能代价：这种“先破坏再重建”的过程，是 DRAM 产生存取延迟及行切换开销的根本物理原因。

数据一致性：为什么 SRAM 才是真正的“随机存取”？

在存储“中”字时：

• SRAM 可以在任意时刻、以1;;恒定速度读写任意地址，不存在“行冲突”。
• DRAM 存在 Row Buffer (行缓存) 的概念。如果你刚读完“中”的第一字节（Row 1），紧接着要读 Row 2 的数据，必须先执行 1;;Precharge (预充电) 关闭 Row 1。这导致 DRAM 的存取速度是不均匀的。

总结

SRAM

• 全称： Static Random Access Memory
• 特点： 每个存储单元需要 6 个晶体管。数据不需要周期性刷新（Static）。
• 用途： 速度极快，用于 CPU 的高速缓存 (L1, L2, L3 Cache)，因为 CPU 对延迟要求最高。
• 速度 vs. 成本： 速度最快，但结构复杂 （通常需要 6 个晶体管），密度最低，因此成本极高。

DRAM / RAM

• 全称： Dynamic Random Access Memory / Random Access Memory
• 特点： 每个存储单元只需要 1 个晶体管和 1 个电容。由于晶体管工艺会导致电容漏电，数据需要周期性刷新（Dynamic）。
• 用途： 用于电脑的主内存。速度非常快，是程序运行时数据和指令的主要存放地。
• 速度 vs. 成本： 速度比 SRAM 慢一个数量级，但密度高得多，成本相对较低，适合做大容量的主内存。

NAND Flash Memory

• 特点： 是一种非易失性存储器（断电后数据不丢失）。数据以 块 (Block) 为单位进行擦除，以 页 (Page) 为单位进行读取和写入。
• 用途： 用于 固态硬盘 (SSD)、U 盘、手机存储。
• 速度 vs. 成本： 速度远慢于 DRAM（慢数百倍），但其高密度使其成为每位成本最低的存储技术，适合大容量存储。

NOR Flash Memory (补充)

• 特点： 也是非易失性存储。与 NAND 的块擦除不同，NOR 允许以字节为单位进行随机读取，但擦写速度极慢。
• 用途： 通常用于存储启动代码 (BIOS/UEFI/固件)，因为代码需要被 CPU 随机访问并执行。
• 速度 vs. 成本： 密度低于 NAND，成本高于 NAND，但提供了更灵活的读取方式。

内存为什么比硬盘快？

内存（RAM）比固态硬盘（SSD）快的最根本原因在于它们所采用的1;;半导体技术原理和1;;存取机制的本质不同。

• 电子 (Electron)： 是一种1;;微观粒子（属于基本粒子中的轻子）。它有确定的质量、自旋等物理属性。
• 电荷 (Electric Charge)： 是物质的一种1;;物理属性。就像物体具有“质量”一样，某些微观粒子具有“电荷”。

内存：DRAM (Dynamic Random-Access Memory)

内存条采用的是 1;;DRAM (动态随机存取存储器) 技术。

• 存储原理： DRAM 的每个存储单元只包含一个1;;晶体管和一个1;;电容器。数据（0或1）以1;;电荷的形式存储在电容器中。
• 存取机制： 读写操作直接通过1;;电信号对电容器进行1;;放电和1;;充电操作。
• 速度优势：
  • 极低延迟： 存取操作是1;;随机的、1;;直接的，且依赖于单个晶体管的1;;开关速度，延迟在==1;;纳秒 (ns) ==级别。
  • 高带宽： DRAM 采用1;;同步接口，且与 CPU 内存控制器直接通过并行总线连接，数据传输的1;;时钟频率极高。
  • 工作特性： DRAM 是1;;易失性的，电容器需要1;;周期性刷新来维持电荷，这正是它追求极致速度、但牺牲持久性的设计体现。

固态硬盘：NAND Flash

固态硬盘的核心存储介质是 1;;NAND Flash 芯片。

• 存储原理： NAND Flash 的每个存储单元基于1;;浮栅晶体管。数据以1;;电子的形式存储在浮栅上。
• 存取机制： 读写操作涉及1;;电子的注入和捕获（程序/擦除），这需要更1;;高的电压和更1;;长的时间。
• 速度限制：
  • 较高的延迟： 存取操作不是像DRAM那样瞬时完成的，且必须以 1;;页(Page) 为单位进行1;;读写，以 1;;块(Block) 为单位进行1;;擦除。这种1;;非对称的读写机制本身就比DRAM慢得多。
  • 控制器开销： NAND Flash 的读写操作需要复杂的1;;闪存转换层 (FTL：Flash Translation Layer) 和专用的 1;;SSD 主控芯片来管理数据1;;地址映射、1;;垃圾回收、1;;错误校验 (ECC)、1;;磨损均衡等后台工作。这些管理开销进一步增加了访问延迟，使其延迟在==1;;微秒 (µs) ==级别。

内存的原理

物理形态与层级 (Hierarchy)

内存并非单一整体，而是严密的层级结构：

• Channel (通道)： CPU 与内存的物理通路（如双通道提供 128-bit 总线）。
• DIMM (插槽/条)： 物理内存条实体。
• Rank (秩)： 内存条上的一组颗粒，通常一次产出 64-bit 数据。
• Chip/Die (颗粒)： 焊接在 PCB 上的黑色方块。
• Bank Group (存储库组)： DDR4/5 引入，用于并行管理 Bank。
• Bank (存储库)： 最小独立操作单元（包含行缓存 Row Buffer）。
• Sub-array (子阵列)：Bank 内部为了实现 8 位并联而划分的物理块。

存储单元 (Memory Cell)

• 1T1C 结构： 1个晶体管 + 1个电容器。
• 电荷即数据： 有电荷为 1，无电荷为 0。
• Refresh (刷新)： 由于电容漏电，必须周期性（通常 64ms）充电以维持数据。

核心操作流程

1. Activate (激活)： 打开特定的 Row（行），将数据读入 Row Buffer。
2. Read/Write (读写)： 在 Row Buffer 中根据 Column（列）地址存取。
3. Precharge (预充电)： 关闭当前行，清除位线电荷，准备下一次激活。

关键性能指标 (Timing/Latency)

这些参数通常决定了内存的“体质”：

• CL (CAS Latency)： 列地址选通潜伏期。从发出读指令到数据输出的延迟（最关键指标）。
• tRCD： 行寻址到列寻址的延迟（激活行到读写的时间）。
• tRP： 行预充电有效周期（关闭旧行到打开新行的时间）。
• tRAS： 行选中有效周期（行保持开启的最短时间）。

关键技术名词

• DDR (Double Data Rate)： 双倍数据速率。在时钟信号的上升沿和下降沿同时传输数据。
• XMP/EXPO： 厂家预设的超频配置文件。
• SPD： 内存条上的小芯片，存储了颗粒的频率、时序等出厂信息。
• Dual-Channel (双通道)： 增加总线宽度（从 64-bit 变 128-bit），成倍提升带宽。

常见状态判定

• Row Hit (行命中)： 连续访问同一行，数据已在 Row Buffer，延迟最低。
• Row Miss (行缺失)： 需先关闭当前行（Precharge）再打开新行（Activate），延迟最高。

Bank

定义与层级

Bank 是内存颗粒（Die）内部最小的独立操作单元。

• 层级关系： Channel > Rank > Bank Group (DDR4/5) > Bank > Row/Column

容量计算公式

一个 Bank 的容量由存储阵列的行列数决定：

Bank 容量 = 行数 (Rows) × 列数 (Columns) × 位宽 (Bit Width)

• 典型值： 在 8Gb (1GB) DDR4 颗粒中，单 Bank 通常为 64 MB (512 Mb)。
• 逻辑组成： 由数万个存储单元（1T1C）组成的二维矩阵。

实例：三星/美光 8Gb DDR4 x8 颗粒

1. 单 Bank 容量： $65,536\times 1,024\times 8=536,870,912\text{ bits}=\mathbf{64}\mathbf{MB}$
2. 颗粒总容量： $64MB\times 16\text{ (Banks)}=1,024MB=\mathbf{8}\mathbf{Gb}$

Bank 参数

关键特性

• 独立性： 不同 Bank 之间可以并行操作（例如：Bank 0 充电时，Bank 1 读数据）。
• Row Buffer (行缓存)： 每个 Bank 拥有一行缓存，命中（Row Hit）则延迟极低，切行（Row Miss）则产生额外延迟。

内存寻址与位宽逻辑

计算机是怎样跑起来的#存储容量：CPU 寻址能力 vs 内存芯片容量
计算机是怎样跑起来的#存储器容量与引脚关系
计算机是怎样跑起来的#存储实例：将“中”字写入 TC5517 (SRAM)

物理层：1T1C 与存储单元

• 1T1C = 1 Bit：DRAM 的最小物理单位。
• 存储单元 (Cell Group)：在 x8 规格颗粒中，一个“行+列”地址坐标物理上对应 8 个并联的 1T1C 单元。
• 结论：在颗粒内部，1 个地址 = 8 Bits (1 Byte)。

系统层：多颗粒并联 (Rank)

为了满足 CPU 64-bit 总线需求，内存条采用多颗粒并行工作的模式：

• Rank 级寻址：主板同时向 8 个 x8 颗粒发送相同地址。
• 位宽拆分：
  • 颗粒 1：贡献数据位 DQ[0:7]
  • 颗粒 2：贡献数据位 DQ[8:15]
  • ... 颗粒 8：贡献数据位 DQ[56:63]
• 结果：对 CPU 而言，1 个逻辑地址 = 64 Bits (8 Bytes)。

规格对比：x8 vs x16 颗粒

公式：地址线与容量关系

地址线的数量决定了寻址空间的上限：

• 行数 (Rows) = $2^n$（$n$ 为行地址线位数，如 16 位 = 64K 行）。
• 列数 (Cols) = $2^m$（$m$ 为列地址线位数，通常 10 位 = 1K 列）。
• 寻址空间 = $\text{Rows}\times \text{Cols}\times \text{Banks}$。
  关键结论：
  内存之所以能够存储海量数据，靠的是“先激活行、再选择列”的分级寻址，以及多芯片并联输出。

从电荷到字符：DRAM 物理寻址与位宽并联深度解构 —— 以存储汉字“中”为例

要代表 DRAM 的真实物理场景，最经典且具代表性的芯片莫过于 MT41K512M8 (DDR3L 4Gb x8 颗粒)。与 SRAM 不同，DRAM 引入了 Bank 的逻辑分层，寻址过程涉及“行有效”与“列读写”的分时复用。
以下是 DRAM 颗粒存储“中”字首字节 0xE4 (1110 0100) 的真实物理映射场景：

1. DRAM 真实的寻址位分配与“位宽深度”

在 DRAM 中，地址线是复用的。为了减少引脚数量，CPU 先发送行地址，再发送列地址。

• ACTIVATE 指令：发送行地址 0，选中 Bank 0 中的 第 0 行 Wordline。
• READ/WRITE 指令：发送列地址 1。由于是 x8 规格，“第 1 列”在物理上代表了分布在 Bank 0 内部 8 个子阵列中的 8 个晶体管。

💡注意：这 8 个晶体管全部位于 同一个 Bank 内。DRAM 将一个 Bank 拆分为 8 个平行的数据平面 (Data Planes)，每个平面贡献 1 位（Bit），共同组成一个字节（Byte）。

2. Wordline 与 Bitline 的物理确定

在 DRAM 的硅片内部，布线极其紧密：

• Wordline (字线/行线)：连接该行所有 1T1C 单元中晶体管的 栅极 (Gate)。
  • 关键细节：当行地址译码器激活 Wordline 0 时，整整一行的 $1024\times 8=8192$ 个晶体管同时导通。
  • 这意味着 Wordline 0 是一根横跨同一个 Bank 内 8 个数据平面 的长导线，实现“一呼八应”。
• Bitline (位线/列线)：连接晶体管的 漏极 (Drain)，通向感测放大器。
  • DRAM 的位线通常是成对出现的（$BL$ 与参考电压线），用于捕捉极其微弱的电荷变化。
  • 在 x8 芯片中，每一列对应 8 根物理位线（每个数据平面一根），分别对接 DQ0 ~ DQ7。

3. 数据填充进 DRAM 单元 (1T1C) 的详细过程

DRAM 存储“中”字首字节 0xE4 (1110 0100) 依赖的是静电平衡。

第一步：行激活与感测 (Row Activation & Sensing)

• CPU 下达 ACT 指令，Wordline 0 被拉高。
• 该行所有 8192 个电容 同时与位线连通。
• 物理现象：电容中的原始电荷泄放到位线上（破坏性读取）。Sense Amp (感测放大器) 阵列 立即捕捉并放大这 8192 位信号，将它们暂存在 Row Buffer (行缓存) 中。

第二步：数据覆盖 (Write Overdrive)

• CPU 下达 WRITE 指令，列地址选定 第 1 列。此时列选择开关（Column Mux）打开。
• DQ7/DQ6/DQ5/DQ2 为 1：外部写驱动电路发出强大的电流。
• 物理轨迹：电流经由选中的 8 根位线，冲过导通的晶体管，强行将这 8 个对应的微型电容器（存储在 Bank 0 内部 8 个平面中）填满电子或排空。 此时，Row Buffer 中对应的 8 位数据被覆盖。

第三步：电荷封锁 (Precharge/Closing)

• 写操作完成后，CPU 下达 PRE (Precharge) 指令。
• Wordline 0 降为低电平（0V），该行 8192 个晶体管全部关断。
• 锁存机制：电容器被物理隔离。电子被困在电容极板之间。
• 残酷事实：由于绝缘层不完美，电子会缓慢流失。因此内存控制器必须在“中”字消失前（约 64ms 内），重新打开 Wordline 进行刷新（Refresh）。

DRAM 真实物理映射表

原理视频

固态硬盘的原理

原理视频

总结

DRAM 采用的电容充放电原理实现了纳秒级的直接、随机存取。
NAND Flash 采用的浮栅电子存储原理虽然实现了数据持久性，但其复杂的页/块存取机制和必须的后台管理使其延迟只能停留在微秒级，因此速度远低于内存。

NAND闪存核心知识

核心分类：按每单元存储位数 (Bits per Cell)

这是划分NAND类型最基本、最重要的维度。根本的 trade-off 在于：位数越多，容量和成本效益越高，但性能与耐用性越低。
P/E是 Program/Erase Cycle（编程/擦除周期）的缩写
$\sim 10$ 万次 P/E 的意义是什么？
闪存单元是基于电子的捕获和释放来存储数据的。每次进行擦除或编程操作时，都会对存储单元的 氧化层（Oxide Layer） 造成微小的物理磨损。

• 次数越高越耐用： $10$ 万次 P/E 意味着该闪存块理论上可以承受约 $10$ 万次完整的擦写操作而不会失效。
• SLC 颗粒（单级单元）：由于其每单元只存储 $1$ 个比特，电压状态简单，因此对磨损的抵抗力最强，耐久性最高，通常能达到 6 ~ 10 万次 P/E。

• 性能/耐用性： 依次递减
• 存储密度/成本效益： 依次递增

关键技术：按物理结构堆叠方式

为了突破平面制造的物理极限，NAND发展出了3D堆叠技术。

• 3D NAND与SLC/MLC/TLC等不是对立关系，而是融合关系。
• 我们现在所说的TLC、QLC，绝大多数都是指 3D TLC、3D QLC。这意味着，现代的TLC SSD性能与耐用性远优于早期的2D TLC。
• 各厂商有自己的3D NAND技术品牌，如：
  • 三星 (Samsung): V-NAND
  • 铠侠/西部数据 (Kioxia/WD): BiCS FLASH
  • 美光 (Micron): CUA
  • SK海力士 (SK Hynix): 4D NAND (一种创新的底层设计)

固态硬盘的寿命

1. 选择逻辑：在选择SSD时，首先要理解自己的需求。追求极致性能和耐用性选SLC；追求性价比和主流体验选TLC；追求超大容量和最低成本且写入不频繁则考虑QLC。
2. 技术结合：3D NAND技术有效地缓解了高位数存储（如TLC/QLC）在性能和寿命上的劣势，使得TLC能够成为消费级市场的主流，也让QLC和未来的PLC成为可能。
3. P/E Cycle (擦写循环次数)：是衡量NAND闪存寿命的关键指标，指一个存储块可以被成功擦除和写入的总次数。它直观地体现了从SLC到PLC耐用性的递减。

要理解这个概念和它能用多久，我们需要将其转化为实际的数据写入量（TBW）和寿命。

1. P/E 次数的实际概念

• P/E 次数: 指闪存颗粒（通常是 TLC）在开始出现大量故障之前，其每个存储块可以承受的完整擦除和写入的总次数。
• TLC 特点: TLC (Triple-Level Cell) 每个单元存储 3 个比特，电压状态更复杂，因此对氧化层的磨损更大，耐久性远低于 SLC 和 MLC。
  结论: $500$ 到 $3,000$ 次 P/E 是现代消费级主流 SSD（TLC）的典型寿命范围。

2. 如何计算实际寿命（TBW）

P/E 次数本身并不能直接告诉你 SSD 能用多久，还需要结合两个关键因素来计算出 总写入字节数 (TBW - Total Bytes Written)：

3. 寿命估算（以 1TB TLC SSD 为例）

假设你购买了一块 1TB 的 TLC SSD，取 P/E 次数的中间值 1,500 次，以及一个常见且合理的 WAF 3。

1. 理论总写入量 (TWB):$$\text{TWB} = 1 \text{ TB} \times 1,500 \text{ 次} \times (1 / 3) \approx 500 \text{ TB}$$

注意： 厂商通常直接给出 TBW 值，这个值已经考虑了磨损均衡。一个 1TB TLC SSD 常见的官方 TBW 承诺值大约在 400 TB 到 600 TB 之间。

2. 寿命年限估算: 现在我们需要假设你的每日写入量 (DWPD)。

结论：能用多久？

对于一个标准的消费级 TLC SSD (P/E $\approx 1,000\sim 3,000$ 次)：

1. 实际寿命非常长： 在绝大多数普通用户的日常使用中，SSD 都会在 P/E 寿命耗尽之前，因为其他组件故障或被淘汰而退役。
2. 放心使用： 如果你不是每天进行大量的视频编辑、数据库日志写入或持续的数据清理工作，你几乎不需要担心 TLC SSD 的耐久性问题。它能轻松为你服务 5 年到 10 年以上。
3. 关注 TBW: 购买 SSD 时，应主要关注厂商提供的 TBW 指标和质保年限。

固态硬盘的“稳态”（Steady State）

固态硬盘（SSD）的 稳态（Steady State） 是指在 长时间、连续的重度负载 下，SSD 性能达到一个相对稳定和持续的水平，不再发生剧烈波动的状态。

1. 为什么需要稳态？（SSD的特性）

与机械硬盘（HDD）不同，SSD 的性能并不是恒定不变的，它会随着数据写入量的增加而变化。这种变化主要由两个内部操作引起：

• SLC 缓存 (SLC Caching)： 消费级 SSD 通常会使用一部分 TLC/QLC 闪存模拟更快的 SLC 模式作为写入缓存。当缓存未满时，写入速度极快（这就是 SSD 标称的“峰值性能”）。
• 垃圾回收 (Garbage Collection, GC)： SSD 无法直接覆盖数据，写入新数据前必须先擦除旧数据所在的块。随着硬盘被填满，SSD 必须花更多时间在后台整理数据、合并有效数据、擦除旧块，为新的写入请求腾出空间。这个过程被称为垃圾回收。

2. 稳态的三个阶段

3. 稳态性能的实际意义

稳态性能是衡量 企业级 SSD 和 重度专业工作站 SSD（如数据库服务器、虚拟化环境、视频编辑渲染）的黄金标准：

• 持续性： 保证在高压工作负载下，性能不会突然“掉速”或产生不可预测的高延迟。
• 企业级需求： 在数据中心，SSD 几乎 $7\ast 24$ 处于满负荷状态，稳态性能比峰值性能更重要。
• 测试标准： 专业的存储性能测试规范（如 SNIA）要求 SSD 必须经过预处理（Preconditioning），即先将 SSD 写满多次，直到性能变化幅度在一个很小的范围内（例如，IOPS 波动不超过平均值的 20%），才能开始测量其稳态 IOPS。

缓存刷新的一致性、CPU 缓存写入、MESI 机制、软件可见性

缓存刷新的一致性

内存写入时进行“刷新”(Flush)操作，本质上是为了解决高速缓存(Cache) 和主内存(Main Memory) 之间的数据一致性(Coherence) 和可见性(Visibility) 问题。

CPU 缓存写入：从“脏数据”到一致性根源

“刷新”操作的本质在于 CPU 采用写回 (Write-Back) 策略带来的数据不一致风险。

1. 核心写入策略对比

💡 关键点： 现代高性能系统主要采用 写回 策略。只有当缓存行被替换（Victim Cache 机制）或被其他核心/设备请求时，才会将 M 状态的 “脏数据” 写回主内存。

2. 缓存层级与职责

MESI 机制：硬件同步的完整执行流

MESI 协议是 Intel/AMD CPU 用来保证缓存一致性的基础，定义了缓存行的四种状态：

3. 核心 B (修改者) 的写操作流程

4. 核心 A (读取者) 的读操作与数据来源

软件可见性：内存屏障与可见性保证

硬件（MESI）保证了缓存一致性，但软件层面的指令重排 (Instruction Reordering) 仍可能破坏程序预期的操作顺序，需要软件干预。

5. 内存屏障 (Memory Barrier/Fence) 的作用

内存屏障是一组特殊的 CPU 指令，用于禁止编译器和 CPU 对屏障前后的指令进行重排，从而强制实现预期的内存操作顺序和可见性。

6. 应用与系统层面的职责划分

Redis 特例： 由于 Redis 核心是单线程模型，应用逻辑层面的操作天然有序且原子，因此它 不依赖于（或不需要显式的） 应用级内存屏障来保证数据一致性，将可见性的责任完全交给底层硬件（MESI）。

磁盘性能参考

机械硬盘（HDD）

4K随机读写IOPS

机械硬盘的4K性能相对较低，因为它们依赖物理磁头移动来定位数据位置，这导致了更高的延迟和更低的IOPS值。

• 普通消费级HDD
  • 随机4K读取 IOPS: 约100 - 200 IOPS
  • 随机4K写入 IOPS: 约100 - 200 IOPS
• 企业级HDD
  • 随机4K读取 IOPS: 约200 - 500 IOPS
  • 随机4K写入 IOPS: 约200 - 500 IOPS

4K随机读写速率

机械硬盘在4K随机读写方面的表现远不如SSD，这是因为它们依赖于物理磁头移动来定位数据位置，导致较高的延迟和较低的数据传输率。

• 普通消费级HDD
  • 随机4K读取速率: 约0.5 - 1 MB/s
  • 随机4K写入速率: 约0.5 - 1 MB/s
• 企业级HDD
  • 随机4K读取速率: 约1 - 2 MB/s
  • 随机4K写入速率: 约1 - 2 MB/s

固态硬盘（SSD）

4K随机读写IOPS

• 低端SSD
  • 随机4K读取 IOPS: 10,000 - 20,000 IOPS
  • 随机4K写入 IOPS: 5,000 - 15,000 IOPS
• 中端SSD
  • 随机4K读取 IOPS: 20,000 - 80,000 IOPS
  • 随机4K写入 IOPS: 15,000 - 60,000 IOPS
• 高端SSD
  • 随机4K读取 IOPS: >80,000 IOPS
  • 随机4K写入 IOPS: >60,000 IOPS

4K随机读写速率

• 低端SSD
  • 随机4K读取速率: 约20 - 80 MB/s
  • 随机4K写入速率: 约10 - 60 MB/s
• 中端SSD
  • 随机4K读取速率: 约80 - 320 MB/s
  • 随机4K写入速率: 约60 - 240 MB/s
• 高端SSD
  • 随机4K读取速率: >320 MB/s
  • 随机4K写入速率: >240 MB/s

磁盘读写速度计算

磁盘速率、IO对比

SATA HDD

SATA SSD

NVME